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Certification FCU

System on Chip (SoC) : Conception accélérée par description algorithmique et synthèse de haut niveau

Résumé

Type de certification

  • Formation qualifiante

Thématique

  • Electronique

Composante(s)

Présentation

Code FC

  • E059

Objectifs

Assurant accélération matérielle, sécurité du système et évolutivité du produit, les circuits FPGA sont désormais un composant incontournable des dispositifs d’électronique embarquée. Pour répondre aux cycles toujours plus courts des produits mis sur le marché, il devient indispensable de maîtriser sa relative complexité par l’utilisation experte des (nouveaux) outils de description de haut niveau (High-level synthesis, dit HLS).    
A l’issue de cette formation, les participants seront capables de maîtriser l’ensemble du flot de conception d’un système numérique complexe en utilisant un langage de HLS.

Compétences visées

  • Maîtriser le flot de conception fondé sur un langage de description de haut niveau.
  • Maîtriser les règles d’écriture du code C pour garantir sa bonne interprétation par l’outil HLS.
  • Définir les directives de synthèse pour obtenir la synthèse logique souhaitée.
  • Intégrer le bloc généré par l’outil HLS dans l’architecture mixte logiciel / matériel.

Contenu

  • Outil de description haut niveau HLS. 
    - Flot de conception allant du cahier des charges initial à la configuration de l’application dans une cible FPGA,
    - Concepts et principes généraux régissant l’outil HLS,  
    - Mise en œuvre et implantation d’une fonction logique dans un FPGA,
    - Définition des directives pour maîtriser l’implantation de la fonction sur la cible matérielle.
  • Synthèse d’un bloc IP matériel spécifique :   
    - Règles de conception d’un bloc IP, fondée sur l’outil HLS et en tenant compte des limites et des spécificités de l’implantation dans la cible FPGA,
    - Analyse de l’architecture générée et validation fonctionnelle.
  • Synthèse d’un système mixte (microprocesseur et logiciel / blocs logiques matériels) :   
    - Etudes des directives qui permettent d’intégrer l’IP sur une plateforme SoC à base de FPGA, 
    - Règles de définition des directives permettant de paramétrer le processus complet.
  • Etude de cas permettant de mettre en œuvre et de valider l’ensemble des compétences abordées.

Effectif minimal

  • 6

Effectif maximal

  • 12

Mots clefs

  • FPGA
  • SoC
  • synthèse de haut niveau
  • HLS
  • directives de synthèse
  • pragmas
  • optimisation
  • surface de silicium
  • fréquence
  • consommation
  • IP
  • architecture
  • microprocesseur / bus : périphériques
  • adressage mémoire

Public cible et prérequis

Public et prérequis

Public:

  • Ingénieurs en charge de concevoir, développer ou maintenir des systèmes sur puce fondées sur des FPGA.  

Prérequis:

  • Electronique numérique : FPGA et langage de description matériel (VHDL, Verilog, …).
  • Microprocesseur : architecture et langage de programmation de bas niveau (langage C).
  • Le stage « System on Chip (SoC) : co-conception logicielle et matérielle embarquée sur FPGA » est un excellent point d’entrée de cette formation.
  • Informatique : l’algorithmique est un second point d’entrée possible pour cette formation. 

Tarifs

Tarifs

1800 euros

Organisation/Calendrier

Organisation

Trois jours consécutifs (21h).

Calendrier

  • Session du 5 au 7 juin 2018

Durée

  • 21 heures

Lieu(x)

  • Campus Jussieu

Contacts/Inscription

Responsable pédagogique

  • GRANADO Bertrand

Inscription

Inscription: ingenierie-fc @ upmc.fr

Pôle Sciences - Katy Druart - 01 44 27 82 82 - email : formation.continue @ sorbonne-universite.fr

Accueil : Campus Jussieu - couloir 14/24 – 5e étage, 4 place Jussieu - 75252 Paris cedex 05 - Métro Jussieu.

Evaluation/Validation

Contrôle des connaissances

Attestation de fin de formation et de compétences.

Validation

  • Attestation de fin de formation